Beckhoff EtherCAT IP Core for Xilinx FPGAs v2.04e Uživatelský manuál Strana 30

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 126
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 29
Features and Registers
III-18 Slave Controller IP Core for Xilinx FPGAs
Table 10: Legend
Symbol
Description
x
Available
-
Not available
r
Read only
c
Configurable
dc
Available if Distributed Clocks with all
Sync/Latch signals are enabled
rt
Available if Receive Times or Distributed Clocks
are enabled (always available for 3-4 ports)
io
Available if Digital I/O PDI is selected
red
Register changed in this version
Zobrazit stránku 29
1 2 ... 25 26 27 28 29 30 31 32 33 34 35 ... 125 126

Komentáře k této Příručce

Žádné komentáře