
PDI Description
III-102 Slave Controller – IP Core for Altera FPGAs
C0
0
SPI_SEL
SPI_CLK
mode 0
SPI_CLK
mode 2
SPI_CLK
mode 3
SPI_CLK
mode 1
SPI_DO (MISO)
late sample, mode 1/3
SPI_DO (MISO)
late sample, mode 0/2
SPI_DO (MISO)
normal sample, mode 1/3
SPI_DO (MISO)
normal sample, mode 0/2
A
12
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
SPI_DI (MOSI)
I0
7
I0
6
I0
5
I0
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I0
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I0
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I0
1
I0
0
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I1
2
I1
1
Status
I0
6
I0
5
I0
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1
I0
0
I1
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I1
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1
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5
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1
I0
0
I1
7
I1
6
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5
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3
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2
I1
1
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7
Status
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I0
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12
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A
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A
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A
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A
1
A
0
SPI_DI (MOSI)
t
SEL_to_CLK
t
CLK
t
CLK
t
SEL_to_DO_valid
t
SEL_to_CLK
t
CLK_to_SEL
t
CLK_to_SEL
Read Termination byte
D1
0
t
SEL_to_DO_invalid
SPI mode 1/3 SPI mode 0/2
Address/Command Byte 0 Address/Command Byte 1 Wait State byte Data Byte 1
C0
2
C0
1
C0
2
C0
1
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0
Wait State byte
D0
0
D0
0
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0
I1
0
C0
0
Read Termination byteWait State byte
I0
0
I1
0
I0
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D0
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D0
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D0
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D0
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D0
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1
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0
D0
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D0
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D0
0
D0
0
D0
0
D1
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D1
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D1
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D1
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D1
1
D1
7
D1
6
D1
5
D1
4
D1
3
D1
2
D1
1
D1
0
Figure
43: SPI read access (2 byte addressing, 2 byte read data) with Wait State byte
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