Beckhoff EtherCAT IP Core for Altera FPGAs v3.0.10 Uživatelský manuál stáhnout pdf (Strana 127)

PDI Description

Slave Controller – IP Core for Altera FPGAs III-115

10.4.5 Timing specifications

Table 58: Avalon timing characteristics

Parameter

Min

Max

Comment

PRELIMINARY TIMING

8, 16, 32, or 64

Avalon data bus width (in Bits)

=PDI_EXT_BUS_WIDTH

Avalon bus clock factor (if bus

clock is a multiple of 25 MHz)

Clk

40 ns

Avalon bus clock period

(CLK_PDI_EXT)

Read

a) 4 * t

CLK

+D * 5 ns

b) 6.5 * t

CLK

+D * 5 ns

+100 ns

a) 3 * t

CLK

+D * 5 ns

+40 ns

b) 6.5 * t

CLK

+D * 5 ns

+180 ns

Aligned read access time

a) synchronous (N=1-31)

b) asynchronous

Write

a) 3 * t

CLK

b) 5.5 * t

CLK

+100 ns

a) D * 5 ns

b) D * 5 ns

+140 ns

Aligned write access time

a) synchronous (N=1-31)

b) asynchronous

EtherCAT IP Core: time depends on synthesis results

1 2 ... 122 123 124 125 126 127 128 129 130 131 132 ... 140 141

Komentáře k této Příručce

Žádné komentáře

Beckhoff EtherCAT IP Core for Altera FPGAs v3.0.10 Uživatelský manuál Strana 127

Komentáře k této Příručce

Související produkty a manuály pro Zařízení Beckhoff EtherCAT IP Core for Altera FPGAs v3.0.10