Beckhoff EtherCAT IP Core for Altera FPGAs v3.0.10 Uživatelský manuál Strana 138

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 141
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 137
Synthesis Constraints
III-126 Slave Controller IP Core for Altera FPGAs
Signal
Requirement
Value
Clock reference
Description
RGMII_TX_CTL0-3
RGMII_TX_DATA0-
3[3:0]
Clock-to-Pin
a) min
b) max
a)
b)
RGMII_TX_CLK
0-2 (both edges)
Depending on TX_CLK delay option,
RGMII spec. requirement
Other signals, especially
PDI signals
application dependent
Zobrazit stránku 137
1 2 ... 133 134 135 136 137 138 139 140 141

Komentáře k této Příručce

Žádné komentáře