Beckhoff EtherCAT IP Core for Xilinx FPGAs v3.00k Uživatelský manuál Strana 100
- Strana / 144
- Tabulka s obsahem
- KNIHY
Hodnocené. / 5. Na základě hodnocení zákazníků
Ethernet Interface
III-88 Slave Controller – IP Core for Xilinx FPGAs
EtherCAT
device
nRGMII_LINK
CLK25_2NS
RGMII_RX_CLK
RGMII_RX_CTL_DATA_DDR_NRESET
RGMII_RX_CTL_DATA_DDR_CLK
RGMII_RX_CTL_DDR_L
RGMII_RX_CTL_DDR_H
NPHY_RESET_OUT
RGMII_RX_DATA_DDR_L[3:0]
RGMII_RX_DATA_DDR_H[3:0]
RGMII_TX_CLK_DDR_NRESET
RGMII_TX_CLK_DDR_CLK
RGMII_TX_CLK_DDR_L
RGMII_TX_CLK_DDR_H
RGMII_TX_CTL_DATA_DDR_NRESET
RGMII_TX_CTL_DATA_DDR_CLK
RGMII_TX_CTL_DDR_L
RGMII_TX_CTL_DDR_H
RGMII_TX_DATA_DDR_L[3:0]
RGMII_TX_DATA_DDR_H[3:0]
Figure 35: RGMII Interface signals
Table 42: RGMII Interface signals
Signal
Dire
ction
Description
CLK25_2NS
IN
25 MHz clock signal from PLL (rising edge 2 ns
after rising edge of CLK25), used for RGMII
GTX_CLK
nRGMII_LINK
IN
Input signal provided by the PHY if a 100 Mbit/s
(Full Duplex) link is established (alias LINK_MII)
RGMII_RX_CLK
IN
Receive clock
RGMII_RX_CTL_DATA_DDR_CLK
OUT
Receive control/data DDR input clock
RGMII_RX_CTL_DATA_DDR_NRESET
OUT
Receive control/data DDR input reset (act. low)
RGMII_RX_CTL_DDR_L
IN
Receive control DDR input low
RGMII_RX_CTL_DDR_H
IN
Receive control DDR input high
RGMII_RX_DATA_DDR_L[3:0]
IN
Receive data DDR input low
RGMII_RX_DATA_DDR_H[3:0]
IN
Receive data DDR input high
RGMII_TX_CLK_DDR_CLK
OUT
Transmit clock DDR output clock
RGMII_TX_CLK_DDR_NRESET
OUT
Transmit clock DDR output reset (act. low)
RGMII_TX_CLK_DDR_L
OUT
Transmit clock DDR output low
RGMII_TX_CLK_DDR_H
OUT
Transmit clock DDR output high
RGMII_TX_CTL_DATA_DDR_CLK
OUT
Transmit control/data DDR output clock
RGMII_TX_CTL_DATA_DDR_NRESET
OUT
Transmit control/data DDR output reset (act.
low)
RGMII_TX_CTL_DDR_L
OUT
Transmit control DDR output low
RGMII_TX_CTL_DDR_H
OUT
Transmit control DDR output high
RGMII_TX_DATA_DDR_L[3:0]
OUT
Transmit data DDR output low
RGMII_TX_DATA_DDR_H[3:0]
OUT
Transmit data DDR output high
NPHY_RESET_OUT
OUT
PHY reset (akt. low), resets PHY while ESC is in
Reset state, and, for FX PHYs, if Enhanced Link
Detection detects a lost link
NOTE: A pull-down resistor is typically required for NPHY_RESET_OUT to hold the PHY in reset state while the
FPGA is configured, since this pin is floating or even pulled up during that time.
- ® FPGAs 1
- 1 Overview 13
- EtherCAT IP Core 14
- Table 4: Release notes 18
- Figure 3: Design flow 22
- 2 Features and Registers 25
- (0x0108:0x0109) 26
- Table 8: Legend 27
- IP Core 28
- Table 10: Legend 30
- 3 IP Core Installation 35
- 4 IP Core Usage 40
- Figure 7: EDK – Overview 42
- IP Core Usage 44
- 5 IP Core Configuration 46
- Figure 13: Product ID tab 47
- 09) is available if checked 52
- 6 Example Designs 61
- 7 FPGA Resource Consumption 68
- 8 IP Core Signals 71
- CLK25_2NS 72
- Table 19: SII EEPROM Signals 73
- Table 20: LED Signals 73
- PHY Management 75
- Table 23: PHY Interface MII 76
- Table 24: PHY Interface RMII 78
- Table 27: Digital I/O PDI 82
- Table 28: SPI PDI 83
- Table 29: 8/16 Bit µC PDI 83
- Table 30: 8 Bit µC PDI 84
- Table 31: 16 Bit µC PDI 84
- Table 32: PLB PDI 85
- 9 Ethernet Interface 90
- Ethernet PHY 91
- RX_D[3:0] 95
- CLK_IN CLK25 101
- NPHY_RESET_OUT 101
- 10 PDI Description 103
- Digital output pins 106
- LATCH_IN 108
- Figure 43: OUT_ENA timing 109
- Table 47: SPI signals 110
- Table 48: Address modes 111
- SPI_DO (MISO) 116
- SPI_DI (MOSI) 116
- SPI_CLK* 116
- SPI mode 1/3 SPI mode 0/2 117
- PDI Description 118
- 16 bit µController, async 123
- EtherCAT device 123
- 8 bit µController, async 124
- (with preceding write access) 126
- Figure 60: AXI4 signals 133
- Table 61: AXI4 LITE signals 133
- PDI Description 137
- Output event time 138
- EtherCAT 139
- PROM_DATA 139
- PROM_CLK 139
- PROM_SIZE 139
- Table 68: AC Characteristics 140
- Table 69: Forwarding Delays 140
- 14 Synthesis Constraints 141
- 15 Appendix 144
Související produkty a manuály pro Zařízení Beckhoff EtherCAT IP Core for Xilinx FPGAs v3.00k
Zařízení Beckhoff ET2000 Uživatelský manuál
(23 stránky)
(23 stránky)
Zařízení Beckhoff ET2000 Uživatelský manuál
(23 stránky)
(23 stránky)
Zařízení Beckhoff PHY Uživatelský manuál
(12 stránky)
(12 stránky)
Zařízení Beckhoff FB1111-014x Uživatelský manuál
(31 stránky)
(31 stránky)
Zařízení Beckhoff ET1100 Uživatelský manuál
(52 stránky)
(52 stránky)
Zařízení Beckhoff EL9800 Uživatelský manuál
(36 stránky)
(36 stránky)
Zařízení Beckhoff EP-xxxx-xxxx Uživatelský manuál
(19 stránky)
(19 stránky)
Zařízení Beckhoff EP-xxxx-xxxx Uživatelský manuál
(19 stránky)
(19 stránky)
Zařízení Beckhoff EP-xxxx-xxxx Uživatelský manuál
(19 stránky)
(19 stránky)
Zařízení Beckhoff ET9300 Uživatelský manuál
(97 stránky)
(97 stránky)
Zařízení Beckhoff EP1xxx Uživatelský manuál
(69 stránky)
(69 stránky)
Zařízení Beckhoff EP1xxx Uživatelský manuál
(84 stránky)
(84 stránky)
Zařízení Beckhoff EP9128 Uživatelský manuál
(46 stránky)
(46 stránky)
Zařízení Beckhoff EP9128 Uživatelský manuál
(46 stránky)
(46 stránky)
Zařízení Beckhoff EP2xxx Uživatelský manuál
(197 stránky)
(197 stránky)
Zařízení Beckhoff EP9214-0023 Uživatelský manuál
(109 stránky)
(109 stránky)
Zařízení Beckhoff ZS1020-0010 Uživatelský manuál
(2 stránky)
(2 stránky)
Zařízení Beckhoff EP2xxx Uživatelský manuál
(203 stránky)
(203 stránky)
© 2020, manymanuals.cz. Všechna práva vyhrazena. | 0.038 s |
Manymanuals.com
Manymanuals.de
Manymanuals.fr
Manymanuals.it
Manymanuals.pl
Manymanuals.cz
Manymanuals.es
Manymanuals-pt.com
Komentáře k této Příručce