Beckhoff EtherCAT IP Core for Xilinx FPGAs v3.00k Uživatelský manuál Strana 22

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 144
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 21
Overview
III-10 Slave Controller IP Core for Xilinx FPGAs
1.8 Design flow
The design flow for creating an EtherCAT Slave Controller based on the EtherCAT IP Core is shown
in the following picture:
IP Core
installation (eval)
Synthesis
User logic
Vendor ID package License file (full)
FPGA configuration file
Download
utility
FPGA
Buy-out license /
Quantity-based license
(license agreement)
grants permission
EvaluationDevelopment
Download
utility
MAC ID
Vendor
ID
bit-
stream
Application
specific ESC
sources
VHDL
Verilog
Schematic
Production
FPGA
FPGA
Download
utility
FPGA
encrypted
VHD
FPGA configuration file
bit-
stream
(timebomb)
FPGA
(timebomb)
IP Core
installation (full)
encrypted
VHDL
or
Customer
License file (eval)
MAC ID
or
Figure 3: Design flow
Zobrazit stránku 21
1 2 ... 17 18 19 20 21 22 23 24 25 26 27 ... 143 144

Komentáře k této Příručce

Žádné komentáře